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DS3105
114
10.4 SPI Interface Timing
Table 10-10. SPI Interface Timing
(VDD = 1.8V ±10%; VDDIO = 3.3V ±5%, TA = -40°C to +85°C.) (See Figure 10-4.)
PARAMETER (Note 1)
SYMBOL
MIN
TYP
MAX
UNITS
SCLK Frequency
fBUS
6
MHz
SCLK Cycle Time
tCYC
100
ns
CS Setup to First SCLK Edge
tSUC
15
ns
CS Hold Time After Last SCLK Edge
tHDC
15
ns
SCLK High Time
tCLKH
50
ns
SCLK Low Time
tCLKL
50
ns
SDI Data Setup Time
tSUI
5
ns
SDI Data Hold Time
tHDI
15
ns
SDO Enable Time (High-Z to Output Active)
tEN
0
ns
SDO Disable Time (Output Active to High-Z)
tDIS
25
ns
SDO Data Valid Time
tDV
50
ns
SDO Data Hold Time After Update SCLK Edge
tHDO
5
ns
Note 1:
All timing is specified with 100pF load on all SPI pins.
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